Je travaille sur une équipe qui s'occupe à la fois du logiciel pilote et du développement FPGA. La simulation FPGA se fait dans Modelsim et le logiciel du pilote est écrit en C.Pour minimiser le risque d'intégration, j'aimerais pouvoir modéliser l'interaction entre les deux moitiés de notre produit...
Les FPGA actuels ont intégré des blocs DSP, les derniers FPGA ont même intégré des unités à virgule flottante conformes à la norme IEEE-754. Il est possible de créer une entité / un module DSP à l'aide d'une interface graphique après avoir sélectionné les paramètres requis, puis l'instancier dans...
Je suis actuellement impliqué dans un projet universitaire visant à implémenter un processeur d'un ensemble d'instructions existant. L'idée est qu'à la fin du projet je devrais être capable de synthétiser cette conception et de l'exécuter dans un FPGA. Tout va bien jusqu'à présent, j'ai commencé à...
Je sais que différentes entreprises ont des définitions différentes pour les titres d'emploi, mais en général, la «conception logique» est-elle la même chose que la «conception de circuits
J'ai la fonction VHDL suivante qui multiplie une matrice amxn donnée par un vecteur nx1 b: function matrix_multiply_by_vector(a: integer_matrix; b: integer_vector; m: integer; n: integer) return integer_vector is variable c : integer_vector(m-1 downto 0) := (others => 0); begin for i in 0 to m-1...
Je conçois un clavier en VHDL. Tout fonctionne bien lorsqu'une seule touche est enfoncée. J'analyse chaque colonne pour une pression de touche dans une machine d'état et lorsqu'aucune touche n'est enfoncée, ce qui est la condition que pin4pin6pin7pin2 = "0000"je passe à l'état suivant pour analyser...
Contexte Ceci est un projet personnel; en ce qui concerne la connexion d'un FPGA à un N64, les valeurs d'octets que le FPGA reçoit sont ensuite envoyées via UART à mon ordinateur. Il fonctionne plutôt bien! À des moments aléatoires, malheureusement, l'appareil échouera, puis récupérera. Grâce au...
Je connais deux façons dont une variable VHDL est synthétisée par un outil de synthèse: Variable synthétisée en logique combinatoire Variable synthétisée comme un verrou involontairement (lorsqu'une variable non initialisée est affectée à un signal ou à une autre variable) Quelles sont les autres...
Quelle est la différence entre l'utilisation: ENTITY MyDemo is PORT(X: IN STD_LOGIC; F: OUT STD_LOGIC ); END MyDemo; et ENTITY MyDemo is PORT(X: IN BIT; F: OUT BIT ); END MyDemo; Quelles sont les limites de l'utilisation de BIT sur STD_LOGIC et vice-versa? Sont-ils totalement interchangeables? Je...
Je suis complètement nouveau dans le monde des FPGA et j'ai pensé commencer par un projet très simple: un décodeur 4 bits à 7 segments. La première version que j'ai écrite uniquement en VHDL (c'est fondamentalement une seule combinatoire select, aucune horloge nécessaire) et elle semble...
Je veux concevoir un bloc de logique combinatoire à l'aide de VHDL, mais parfois le résultat synthétisé contient un verrou involontaire. Quelles directives de codage dois-je suivre pour éviter que le synthétiseur infère des verrous? Exemple: dans un petit segment de code, dois-je utiliser des...
Je veux créer un schéma d'une hiérarchie de modules Verilog spécifique montrant quels blocs sont connectés à quels autres blocs. Tout comme l' outil Debussy / Verdi nschema de Novas / Springsoft , ou l'un des nombreux outils EDA qui fournissent un navigateur de conception graphique pour votre RTL....
Je travaille sur l'amélioration et le nettoyage d'une grande conception FPGA déjà fonctionnelle qui dispose d'un bus de données 64 bits. L'une des questions qui s'est posée est: "devrions-nous faire la transition de tous nos bus vers AXI4Lite / APB, ou devrions-nous les laisser tels quels?"...
À première vue, vous vous attendez à ce que le code source VHDL ci-dessous se comporte comme un registre à décalage. Dans ce q, au fil du temps serait "UUUU0", "UUU00", "UU000", "U0000", "00000", .... mais c'est toujours Uaprès cinq (ou plus) cycles d'horloge consécutifs. Pourquoi est-ce? Ce code...
J'ai une carte Altera DE2 et j'essaie de dessiner des sprites. J'ai du mal à implémenter un tampon d'écran. J'ai une entité d'affichage qui à un taux de 25 MHz émet des pixels pour l'affichage VGA. J'espérais implémenter un tampon dans SDRAM. L'idée originale était de charger les pixels du pixel...