Pourquoi ce modèle VHDL simple pour un registre à décalage ne fonctionne-t-il pas comme prévu
À première vue, vous vous attendez à ce que le code source VHDL ci-dessous se comporte comme un registre à décalage. Dans ce q, au fil du temps serait "UUUU0", "UUU00", "UU000", "U0000", "00000", .... mais c'est toujours Uaprès cinq (ou plus) cycles d'horloge consécutifs. Pourquoi est-ce? Ce code...