Questions marquées «vhdl»

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Carte de développement FPGA bon marché [fermé]

Fermé. Cette question est hors sujet . Il n'accepte pas actuellement les réponses. Voulez-vous améliorer cette question? Mettez à jour la question afin qu'elle soit sur le sujet pour Electrical Engineering Stack Exchange. Fermé il y a 4 ans . Je veux commencer par FPGA, mais je n'ai jamais...

fpga vhdl jtag
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Conception du firmware FPGA: quelle taille est trop grande?

J'ai une transformation de traitement du signal particulièrement importante qui doit être transférée de matlab vers VHDL. Cela nécessite certainement une sorte de partage des ressources. Un peu de calcul m'a donné ce qui suit: 512 pieds de 64 points 41210 opérations de multiplication-ajout Étant...

fpga vhdl xilinx
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recommandations de livre sur FPGA [fermé]

Fermé. Cette question est hors sujet . Il n'accepte pas actuellement les réponses. Voulez-vous améliorer cette question? Mettez à jour la question afin qu'elle soit sur le sujet pour Electrical Engineering Stack Exchange. Fermé il y a 2 ans . Quels titres de livres recommanderiez-vous pour...

fpga books vhdl
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Comment déboguer les signaux rouges dans ModelSIM?

Je dois concevoir une machine à états utilisant uniquement des portes NAND pour la partie combinatoire et des bascules D pour la logique séquentielle. Tout devrait fonctionner à une horloge de 1 GHz / 53. Maintenant, avant de m'agresser avec "nous ne ferons pas vos devoirs pour vous", permettez-moi...

digital-logic vhdl modelsim
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VHDL: bits OR-ing d'un vecteur ensemble

Je veux OU les bits d'un vecteur ensemble. Donc, disons que j'ai un vecteur appelé example(23 downto 0)et que je veux OU tous les bits dans un autre vecteur, y a-t-il un moyen de le faire qui n'implique pas d'aller example(0) or example(1) or

vhdl
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Différence entre l'instruction If-else et Case dans VHDL

Je veux comprendre comment différentes constructions en code VHDL sont synthétisées en RTL. Quelqu'un peut-il me dire la différence entre la construction If-Else et les constructions d' instructions Case d'un processus en VHDL en termes de la façon dont le code est inféré dans le circuit RTL par...

vhdl code-design rtl
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Des projets novices sur un FPGA?

Verrouillé . Cette question et ses réponses sont verrouillées car la question est hors sujet mais a une signification historique. Il n'accepte pas actuellement de nouvelles réponses ou interactions. Je suis à deux semaines de la fin de mon premier cours collégial de conception de logique...

fpga design vhdl verilog
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Exemple de code pour les filtres FIR / IIR en VHDL?

J'essaie de commencer avec DSP dans ma carte Spartan-3. J'ai fait une carte AC97 avec une puce d'une ancienne carte mère, et jusqu'à présent, je l'ai fait pour faire de l'ADC, multiplier les échantillons pour un nombre <1 (diminuer le volume) puis DAC. Maintenant, j'aimerais faire quelques trucs...

fpga vhdl dsp iir fir
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Utilisez-vous VHDL de nos jours?

Je suis un étudiant en génie électrique et j'étudie le langage de description du matériel appelé VHDL. Je l'ai cherché sur Google à la recherche d'un IDE (je suis sur un mac), mais cette langue semble assez morte. Voici donc ma question: dans mon futur métier d'ingénieur électricien, le VHDL me...

vhdl
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FPGA: compter ou compter?

J'apprends à utiliser un FPGA (carte de développement Papilio, qui a un xilinx spartan3e, en utilisant vhdl). J'ai besoin de diviser une impulsion entrante par un nombre (codé en dur). Je peux voir 3 options - à peu près, comme pseudocode (en utilisant 10 comptes comme exemple): Initialiser à 0,...

fpga vhdl xilinx papilio
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Pipeline MD5 VHDL

J'essaie de mettre en œuvre un pipeline MD5 en 3 étapes selon ce lien . En particulier les algorithmes de la page 31. Il existe également un autre document qui décrit le transfert de données. Cela se fait dans un FPGA (Terasic DE2-115). Il n'y a aucun schéma dans ce projet, seulement du code VHDL....

fpga vhdl