Questions marquées «verilog»

Verilog est un langage de description de matériel (HDL) utilisé pour modéliser des systèmes électroniques. Il est le plus couramment utilisé dans la conception, la vérification et la mise en œuvre de puces logiques numériques. Veuillez également indiquer [fpga], [asic] ou [verification] selon le cas. Les réponses à de nombreuses questions Verilog sont spécifiques à une cible.

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IDE gratuit pour VHDL et Verilog [fermé]

Fermé. Cette question est hors sujet . Il n'accepte pas actuellement de réponses. Voulez-vous améliorer cette question? Mettez à jour la question afin qu'elle soit sur le sujet pour Electrical Engineering Stack Exchange. Fermé il y a 5 ans . Je suis intéressé à apprendre le VHDL et Verilog. Je me...

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Techniques de délimitation / synchronisation de protocole série

Comme la communication série asynchrone est largement répandue parmi les appareils électroniques, même de nos jours, je pense que beaucoup d'entre nous ont rencontré une telle question de temps en temps. Considérez un appareil électronique Det un ordinateur PCconnecté à une ligne série (RS-232 ou...

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Comment apprendre le HDL

J'ai un cours de design numérique au cours de ce semestre et j'adore ça. Maintenant, je sais que la plupart des travaux sur les systèmes embarqués et la conception numérique sont d'abord effectués sur des simulateurs informatiques, puis mis en œuvre à l'aide de matériels. Je me demandais donc...

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Pourquoi les verrous présumés sont-ils mauvais?

Mon compilateur se plaint des verrous inférés dans mes boucles combinatoires ( always @(*), dans Verilog). On m'a également dit que les verrous présumés devraient de préférence être évités. Qu'est-ce qui ne va pas exactement avec les verrous déduits? Ils facilitent certainement l'écriture des...

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Différence entre affectation bloquante et non bloquante Verilog

Je lisais cette page http://www.asic-world.com/verilog/verilog_one_day3.html lorsque je suis tombé sur ce qui suit: Nous devons normalement réinitialiser les bascules, donc chaque fois que l'horloge passe de 0 à 1 (posedge), nous vérifions si la réinitialisation est affirmée (réinitialisation...

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Comment fonctionnent les transistors BJT dans un état saturé?

Voici ce que je sais des BJT NPN (Transistors de jonction bipolaires): Le courant de base-émetteur est multiplié par le temps HFE au niveau du collecteur-émetteur, de sorte que Ice = Ibe * HFE Vbeest la tension entre la base-émetteur et, comme toute diode, se situe généralement autour de 0,65V....

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Verilog: XOR tous les signaux du vecteur ensemble

Disons qu'on me donne un vecteur wire large_bus[63:0]de largeur 64. Comment puis-je XOR les signaux individuels ensemble sans les écrire tous: assign XOR_value = large_bus[0] ^ large_bus[1] ^ ... ^ large_bus[63] ? Je suis particulièrement intéressé à le faire pour les vecteurs où la largeur est...

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Des projets novices sur un FPGA?

Verrouillé . Cette question et ses réponses sont verrouillées car la question est hors sujet mais a une signification historique. Il n'accepte pas actuellement de nouvelles réponses ou interactions. Je suis à deux semaines de la fin de mon premier cours collégial de conception de logique...

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Comment tronquer une largeur de bit d'expression dans Verilog?

Considérez une expression comme: assign x = func(A) ^ func(B); où la sortie de la fonction a une largeur de 32 bits et x est un fil de 16 bits. Je veux affecter uniquement les 16 bits les plus bas du xor résultant. Je sais que le code ci-dessus le fait déjà, mais il génère également un...

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Simulateurs VerilogA gratuits [fermé]

Fermé. Cette question est hors sujet . Il n'accepte pas actuellement les réponses. Voulez-vous améliorer cette question? Mettez à jour la question afin qu'elle soit sur le sujet pour Electrical Engineering Stack Exchange. Fermé il y a 5 ans . Il existe de nombreux simulateurs SPICE et Verilog...

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