Je suis nouveau chez Verilog et j'aimerais apprendre à comparer deux nombres. Par exemple, comparons un paramètre ou reg (disons a) avec le nombre 2 (2'b10). Comment cela sera écrit dans
Quelqu'un peut-il me dire quelle est la différence entre RTL et le code comportemental Verilog? Existe-t-il une démarcation claire entre les conceptions à ces deux
Je programme un Altera Cyclone IV avec Verilog et Quartus II. Dans ma conception, je voudrais utiliser les deux bords d'une horloge pour pouvoir diviser l'horloge par un facteur impair avec un rapport cyclique de 50%. Voici un extrait de mon code: always @(posedge low_jitter_clock_i or negedge...
Fermé. Cette question est hors sujet . Il n'accepte pas actuellement les réponses. Voulez-vous améliorer cette question? Mettez à jour la question afin qu'elle soit sur le sujet pour Electrical Engineering Stack Exchange. Fermé il y a 5 ans . Il existe de nombreux simulateurs SPICE et Verilog...
Existe-t-il des outils de synthèse gratuits ou open source qui peuvent convertir Verilog RTL en une netlist de porte générique? (composé de NAND génériques, NOR, XOR, D-flops / registres, etc. Optimisation non requise.). Si ce n'est pas pour la langue complète, que diriez-vous d'un sous-ensemble...
J'ai un module paramétré dans verilog, où les paramètres sont une fréquence d'horloge et une fréquence de rafraîchissement, qui est utilisé pour calculer combien de cycles d'inactivité sont insérés entre les instances d'une opération répétée. Cependant, il est très facile de définir des paramètres...
Je sais que différentes entreprises ont des définitions différentes pour les titres d'emploi, mais en général, la «conception logique» est-elle la même chose que la «conception de circuits
Je suis actuellement impliqué dans un projet universitaire visant à implémenter un processeur d'un ensemble d'instructions existant. L'idée est qu'à la fin du projet je devrais être capable de synthétiser cette conception et de l'exécuter dans un FPGA. Tout va bien jusqu'à présent, j'ai commencé à...
Je veux créer un schéma d'une hiérarchie de modules Verilog spécifique montrant quels blocs sont connectés à quels autres blocs. Tout comme l' outil Debussy / Verdi nschema de Novas / Springsoft , ou l'un des nombreux outils EDA qui fournissent un navigateur de conception graphique pour votre RTL....
J'utilise un PIC12F675 pour un projet, et tout fonctionne bien sauf une chose. GP4 ne fonctionne pas comme E / S numérique. J'ai beaucoup regardé les configs et le code, mais je n'ai rien trouvé. Config: #pragma config FOSC = INTRCCLK #pragma config WDTE = OFF #pragma config PWRTE = OFF #pragma...
Lors de l'écriture de Verilog, j'utilise une variété de "linters" qui donneront des erreurs et des avertissements. Ce sont mon simulateur (ModelSim), mon compilateur (Quartus II), ainsi qu'un linter (Verilator). Ensemble, j'ai une bonne couverture pour les pièges courants, tels que les décalages de...
J'ai un projet qui consomme 34 macrocellules d'un Xilinx Coolrunner II. J'ai remarqué que j'avais une erreur et je l'ai retrouvée: assign rlever = RL[0] ? 3'b000 : RL[1] ? 3'b001 : RL[2] ? 3'b010 : RL[3] ? 3'b011 : RL[4] ? 3'b100 : RL[5] ? 3'b101 : RL[6] ? 3'b110 : 3'b111; assign llever = LL[0] ?...
J'ai toujours lu que les retards déclarés dans le code RTL ne peuvent jamais être synthétisés. Ils sont destinés uniquement à des fins de simulation et les outils de synthèse modernes ignoreront simplement les déclarations de retards dans le code. Par exemple: x = #10 y;sera considéré comme x =...
Quelle est la différence entre >>et >>>dans verilog / verilog système? Je sais que les ==tests pour seulement 1 et 0, tandis que les ===tests pour 1, 0, X, Z. Alors, comment est-ce similaire à l'opérateur de
La alwaysdéclaration Verilog , à savoir always @(/* condition */) /* block of code */ exécute le block of codechaque fois qu'il conditionest satisfait. Comment un tel alwaysbloc est-il implémenté dans le