VHDL: bits OR-ing d'un vecteur ensemble

Je veux OU les bits d'un vecteur ensemble. Donc, disons que j'ai un vecteur appelé example(23 downto 0)et que je veux OU tous les bits dans un autre vecteur, y a-t-il un moyen de le faire qui n'implique pas d'aller example(0) or example(1) or ...example(23)?

or_reduceest ce que vous voulez, et il est disponible en std_logic_misc. Pris en charge par A et X pour les FPGA.

Verilog a un "opérateur de réduction" pratique qui fait exactement ce que vous demandez: |example[23:0]donne le résultat de OU sur tous les bits du examplevecteur.

Malheureusement, VHDL n'a pas cet opérateur. Cependant, selon la FAQ comp.lang.vhdl

Il n'y a pas d'opérateur VHDL prédéfini pour effectuer une opération de réduction sur tous les bits du vecteur (par exemple, "ou" tous les bits d'un vecteur). Cependant, les opérateurs de réduction peuvent être facilement mis en œuvre:

[sauter un exemple qui ne gère pas les valeurs «X» et «Z»]

    function or_reduce( V: std_logic_vector )
                return std_ulogic is
      variable result: std_ulogic;
    begin
      for i in V'range loop
        if i = V'left then
          result := V(i);
        else
          result := result OR V(i);
        end if;
        exit when result = '1';
      end loop;
      return result;
    end or_reduce;
    ...
    b <= or_reduce( b_vec );