Utilisez-vous VHDL de nos jours?

Je suis un étudiant en génie électrique et j'étudie le langage de description du matériel appelé VHDL. Je l'ai cherché sur Google à la recherche d'un IDE (je suis sur un mac), mais cette langue semble assez morte.

Voici donc ma question: dans mon futur métier d'ingénieur électricien, le VHDL me sera-t-il utile? L'utilisez-vous?

MISE À JOUR: Merci à tous pour les réponses, je me suis clairement trompé avec ma première impression.

J'utilise UNIQUEMENT VHDL. C'est loin d'être mort. Il y a quelques années, cela ressemblait à une répartition 50/50 entre les personnes utilisant VHDL ou Verilog (des preuves anecdotiques au mieux), mais je doute que cela ait beaucoup changé depuis lors.

La version la plus récente de VHDL est "VHDL-2008", ce qui en termes standard de langue était juste hier.

Si vous prévoyez de travailler avec une logique programmable (par exemple des FPGA, pas des MCU), VHDL et Verilog sont les deux langues que vous devrez connaître. En tant qu'étudiant, vous devrez probablement apprendre les deux, utiliser les deux et être examiné dans les deux. C'était certainement le cas pour moi (et je n'ai suivi que quelques cours de conception ASIC), même si c'était il y a longtemps.

Les chances sont VHDL ou Verilog sera préférable pour vous. J'ai une préférence personnelle pour Verilog, mais connaître les deux aide.

En tant que futur ingénieur, vous pouvez à peu près doubler les chances d'obtenir un bon travail de conception avec des FPGA (et des technologies similaires) si vous pouvez utiliser à la fois Verilog et VHDL.

Vous devriez essayer de faire le choix aussi peu pertinent (pour vous) que possible, mis à part les préférences personnelles. Une langue n'est qu'un moyen d'atteindre un objectif, pas une fin en soi. Considérez-vous chanceux, il n'y a que deux gros HDL. Si vous étiez un informaticien, vous devriez apprendre une bonne douzaine de familles de langages de programmation entièrement différentes, et être capable d'en apprendre un nouveau en quelques heures et de comprendre son idiome en quelques jours.

À part: les langages de programmation (utilisés pour contrôler le fonctionnement des machines de Turing) et les langages de description du matériel (utilisés pour contrôler la configuration du matériel) sont des choses complètement différentes, bien que la plupart des HDL aient des structures qui les font ressembler à des langages de programmation ou les font programmer. langues aussi . Si cela prête à confusion, acceptez simplement que vous ne pouvez pas écrire un système d'exploitation d'ordinateur en VHDL, de même que vous ne pouvez pas décrire un processeur RISC en C.

VHDL n'est pas une langue morte. Votre problème est que vous cherchiez des outils pour faire de la programmation VHDL sur Mac OS X. Malheureusement, il y a très peu d'options pour faire une programmation HDL (Verilog ou VHDL) décente à partir d'un Mac. La seule vraie option que je connaisse (où réel est un adjectif assez flexible) est le simulateur Icarus Verilog .

L'autre vraie option, et celle que je choisis, est de démarrer votre Mac et de choisir des outils basés sur Windows ou Linux de cette façon.

Oui, j'utilise VHDL quotidiennement. Et C ++, C, Matlab, Python . Moins fréquemment, j'utilise également TCL, Perl, Makefiles, Bash-scripts et même des scripts CMD (aagh!)

VHDL n'est définitivement pas mort. Il est en concurrence avec le langage Verilog (ou plus exactement, avec Verilog's Sucessor, SystemVerilog).

Ma compréhension est que, pour une raison quelconque, le VHDL était historiquement le langage le plus courant pour la conception FPGA, et l'inverse pour la conception ASIC.

Les langages sont syntaxiquement assez différents, mais suffisamment similaires sur le plan sémantique pour que, à des fins de conception, ils soient presque interchangeables. En tant que tel, cela dépend principalement de l'organisation qui est utilisée.

Maintenant, par rapport aux langages de programmation (VHDL et Verilog sont des HDL (Hardware Description Langauges), pas des langages de programmation), il n'y a pas beaucoup d'outils gratuits valables. Les meilleurs outils sont généralement des produits commerciaux coûteux (bien qu'ils offrent souvent des licences académiques gratuites).

J'utilisais le VHDL parce que c'était ce qu'on m'enseignait à l'école. J'utilise maintenant Verilog simplement parce que c'est le seul langage pris en charge par la plupart des outils FPGA / HDL open source tels que YOSYS, IceStorm, PrjTrellis, etc. Lattice publie ses outils pour OS X. On pourrait utiliser Wine, mais j'ai découvert que les outils open source sont plus rapides de l'ordre de grandeur (sans oublier qu'ils sont gratuits).

Enfin, la plus grande justification de l'utilisation de Verilog est l'outil Verilator. Verilator vous permet de compiler verilog en code C et d'instancier littéralement du matériel sur votre ordinateur qui peut communiquer avec d'autres bibliothèques. Je fais la conception de réseaux convolutionnels en HDL, cela signifie donc que je peux avoir des données push python vers mon FPGA virtuel et recevoir une image. J'ai même entendu parler de trucs fous où le créateur de ZipCPU a chargé et interagi avec des flux de données sur son FPGA virtuel. Verilator ne prend malheureusement en charge que Verilog - mais c'est ce que c'est.

Tout cela mis à part, mon professeur de systèmes embarqués a déclaré que le VHDL était historiquement populaire pour l'éducation et l'utilisation gouvernementale car c'était une norme ouverte dès le départ. Après être resté fermé pendant une dizaine d'années, verilog a finalement été publié en tant que norme ouverte. À cette époque, VHDL avait déjà laissé sa marque.

Je ferai écho aux autres réponses en disant que le VHDL est loin d'être mort. C'est l'une des deux langues parmi lesquelles vous pouvez choisir pour concevoir un FPGA. Comme indiqué dans d'autres réponses, Verilog est votre seul autre choix. Ainsi, jusqu'à présent, je n'ai travaillé que dans des endroits qui utilisent le VHDL (il semble être régional, quelle langue sera utilisée). Si vous souhaitez concevoir des outils dans l'un ou l'autre, je vous suggère de choisir la suite XST de Xilinx ou la suite Quartus d'Altera.

Si vous souhaitez obtenir une bonne estimation de la présence de VHDL, essayez de rechercher sur vhdl des sites de recherche d'emploi tels que dice.com, monster.com ou Indeed.com. Vous trouverez son un peu plus d'un créneau que la programmation C / C ++ standard, mais très souhaitable.

J'ai utilisé VHDL chez Intel et Qualcomm, ainsi que dans diverses entreprises de l'industrie de la défense et dans des startups.

Les puces MSM de Qualcomm qui vont dans les téléphones portables sont écrites en VHDL. Je suis d'accord avec les autres affiches sur le fait qu'il semble être régional, cependant.

Le génie électrique est un domaine vaste et vous pourriez ne pas avoir besoin de Vhdl par exemple si vous décidez de vous spécialiser en RF. Mais si vous vous lancez dans la conception de matériel numérique et / ou de Fpga, vous aurez besoin de VHDL ou de Verilog et d'un tas d'autres langages de script comme TCL, Perl, Python et Matlab. Il n'est pas nécessaire de se préoccuper trop du choix entre VHDL et Verilog. Ils ne sont qu'un langage pour exprimer votre design. Les principes fondamentaux de la conception numérique restent les mêmes.

Comme d'autres l'ont dit, VHDL et Verilog sont utilisés pour décrire la conception matérielle numérique. Le code est ensuite traité par un outil de "synthèse" qui génère la logique qui permettra de réaliser notre matériel décrit qui se traduit essentiellement par une netlist.

VHDL est plus populaire en Europe et Verilog est plus populaire aux États-Unis. Cependant, il est préférable de les apprendre tous les deux. Dans un emploi donné, vous n'utiliserez généralement qu'un seul d'entre eux. Cependant, vous devrez peut-être lire le code dans l'un ou l'autre.

Je suis ingénieur depuis quelques années et j'ai vu le VHDL utilisé dans tous les cas. Je suis du Royaume-Uni.

Le principal point de discorde est que, comme les conceptions sont devenues tellement complexes au fil des ans, nous avons besoin d'une nouvelle approche dans la vérification de la conception. C'est là que nous utilisons la simulation pour prouver que notre conception fonctionne comme prévu. Il s'agit de l'étape la plus critique du cycle de conception et celle où le plus de temps est consacré.

Il y a de nombreuses années, un langage appelé SystemVerilog a été créé pour ajouter de puissantes fonctionnalités à Verilog qui peuvent ensuite être utilisées pour améliorer la conception de ses capacités de vérification de conception. SystemVerilog contient Verilog, et plus encore. SystemVerilog est un langage HVL, c'est-à-dire de vérification matérielle, tandis que Verilog et VHDL sont HDL, c'est-à-dire un langage de description matérielle. Cela a rendu le VHDL plus faible pour Verilog car si l'on veut utiliser un seul langage et un seul logiciel pour écrire des conceptions complexes et les vérifier en utilisant des techniques complexes comme la génération de stimulus aléatoires contraints et les bancs d'essai basés sur des assertions, ils devraient opter pour SystemVerilog et supprimer le VHDL. Cependant, plus récemment, une méthodologie appelée OSVVM a été créée qui tire parti de VHDL-2008 pour obtenir les mêmes fonctionnalités que dans SystemVerilog mais dans VHDL.

À ce moment, vous pouvez apprendre l'un et l'autre et être en sécurité.

Je dois dire que VHDL est en train de mourir. les raisons:

1. vhdl2008 n'est pas encore entièrement pris en charge par EDA. C'est 2018 maintenant
2. Les bibliothèques sont juste correctes. Mais si vous voulez des fonctionnalités sophistiquées, c'est trop difficile. Par exemple, il y a trop de questions ieee_proposedsur Internet. Le fichier IO est fou.
3. J'aime le style strict, mais il ne devrait pas être gênant ni redondant. v2008 fait mieux, mais il n'est pas encore entièrement pris en charge par EDA. Donc, j'utilise toujours la v93.
4. Vérification des domaines SystemVerilog.

Je sais que certaines entreprises ont accordé à SV une priorité plus élevée que VHDL en ce qui concerne la conception RTL. Donc pour le débutant, apprenez SV.

VHDL est le langage du diable. Toute l'industrie commerciale et les militaires de la côte ouest utilisent Verilog. Seules les anciennes sociétés militaires de dinosaures de la côte est (comme BAE) utilisent le VHDL. Il s'agit d'une réduction de 50% de la frappe lors de l'utilisation de Verilog verset VHDL. Maintenant, vous commencez à voir des entreprises militaires de la côte est finalement s'effondrer et adopter Verilog. Avez-vous déjà entendu parler du système VHDL, non? VHDL finira par disparaître comme le langage logiciel Ada.