J'ai un module paramétré dans verilog, où les paramètres sont une fréquence d'horloge et une fréquence de rafraîchissement, qui est utilisé pour calculer combien de cycles d'inactivité sont insérés entre les instances d'une opération répétée. Cependant, il est très facile de définir des paramètres qui ne peuvent pas être atteints (car l'opération prend une durée non triviale, de sorte que la répétition devrait avoir lieu avant qu'elle ne soit terminée), et pour le moment la conception ne donne aucun retour d'information sur ce.
Je me demandais s'il y avait un moyen de déclencher une erreur pendant la synthèse (ou la compilation avant la simulation) si les conditions ne peuvent pas être remplies (c'est-à-dire si un paramètre local est inférieur à un autre)? Peut-être un équivalent du hack de compilation-assertion C / C ++ populaire.