Cette balise concerne les problèmes de synchronisation d'un protocole ou d'une norme. Cela peut contenir la synchronisation UART / IIC etc. ainsi que la synchronisation pour entraîner un moteur.
Dans ma vie professionnelle, je dois parfois créer des chronogrammes pour les protocoles: UART , SPI , etc. Cependant, je ne trouve aucun bon programme disponible. Quels programmes peuvent être recommandés pour cela et quelle est l'expérience les
J'essaie de construire un ordinateur homebrew Z80 pour le plaisir de la rétro-informatique et de m'enseigner les bases de la conception électronique. Pour preuve de concept, j'ai déjà assemblé avec succès un système de base sur des planches à pain au cours des semaines précédentes. Le prototype...
Donc, pour ceux qui ne le savent pas, le théorème des dangers raciaux (RHT) déclare que: A x B + A 'x C = A x B + A' x C + B x C Je comprends l'autre partie de la RHT, sur les délais et autres, mais je ne comprends pas pourquoi l'énoncé logique ci-dessus devrait être vrai, quelqu'un peut-il m'aider...
La documentation de micros () note que la valeur de retour sera toujours un multiple de 4. Existe-t-il un moyen d'obtenir un clic de microseconde de résolution plus élevée, de préférence jusqu'au niveau 1 microseconde? La descente au niveau AVR est
Je construis ces séquenceurs musicaux . Seulement ce n'est pas exactement un séquenceur, c'est une interface physique pour un séquenceur. Le séquenceur est une application qui s'exécute sur un ordinateur portable auquel le séquenceur se connecte, cette chose permet à l'utilisateur de faire des...
J'ai un circuit de synchronisation de bus pour passer un registre large à travers les domaines d'horloge. Je vais fournir une description simplifiée, en omettant la logique de réinitialisation asynchrone. Les données sont générées sur une horloge. Les mises à jour sont éloignées de plusieurs (au...
J'essaie de déboguer une carte Ethernet 100Mbit et je rencontre un problème que j'ai du mal à résoudre. Il s'agit du diagramme de l'œil pour la paire d'émission. La paire de réception est très similaire. C'est un LAN8700 PHY, et j'ai l'interface MII effectivement désactivée, donc le PHY transmet...
Dans le monde FPGA, quelles sont exactement les fausses contraintes de chemin pour un compilateur HDL? Pourquoi sont-ils
Je suis nouveau dans les fpgas, et il y a certaines subtilités de synchronisation que je ne suis pas sûr de comprendre: si tous mes processus synchrones sont déclenchés sur le même front, cela signifie que mes entrées sont `` capturées '' sur un front montant, et mon les sorties changent sur .. le...
introduction Après avoir trouvé plusieurs informations, parfois contradictoires ou incomplètes sur Internet et dans certaines classes de formation sur la façon de créer correctement des contraintes de temps au format SDC , je voudrais demander à la communauté EE de l'aide avec certaines structures...
Je voudrais savoir comment construire un contrôleur DRAM asynchrone bare bones. J'ai des modules DRAM SIMM 70ns 30 broches 1MB (1Mx9 avec parité) que j'aimerais utiliser dans un projet d'ordinateur rétro homebrew. Malheureusement, il n'y a pas de fiche technique pour eux, donc je vais du Siemens...
J'ai du mal à faire en sorte qu'une conception FPGA relativement simple (pour un Altera Cyclone IV) rencontre le timing pour une logique pilotée par une horloge de 250 MHz. Cela me fait me demander comment les microprocesseurs commerciaux (tels que l'Intel Core i7) parviennent à respecter le timing...
J'essaie de configurer le module MSSP d'un PIC18F25K22 en mode maître SPI. Je regarde le timing et l'horloge ne reste pas stable pendant toute la transmission. Une image le montre mieux que des mots. Après l'envoi d'un bit, l'horloge se raccourcit, et pas du même montant à chaque fois. Je n'ai...