Des condensateurs de découplage sur la couche inférieure?

J'utilise des condensateurs de découplage de 0,01 uF dans un boîtier 0805 , sur chaque paire V _cc / GND de mes CPLD . Donc, environ huit condensateurs au total). Je trouve un peu plus facile d'acheminer la carte si les condensateurs de découplage sont placés sur la couche inférieure et connectés aux broches V _cc et GND du CPLD / MCU à l'aide de vias .

Est-ce une bonne pratique? Je comprends que l'objectif est de minimiser la boucle de courant entre la puce et le condensateur.

Ma couche inférieure sert également de plan de masse. (c'est une carte à deux couches, donc je n'ai pas de plan V _cc ), et donc je n'ai pas besoin de connecter la broche de terre du condensateur à l'aide de vias. De toute évidence, la broche GND de la puce est connectée à l'aide d'un via. Voici une image qui illustre mieux cela:

La trace épaisse venant vers le condensateur est V _cc (3,3 V) et elle est connectée à une autre trace épaisse qui vient directement de la source d'alimentation. Je fournis V _cc à tous les condensateurs de cette façon. Est-ce une bonne pratique de connecter tous les condensateurs de découplage de cette manière ou vais-je rencontrer des problèmes en cours de route?

Une autre façon dont j'ai vu l'utilisation est qu'il existe une seule trace pour V _cc et une autre pour GND qui fonctionne à partir de la source d'alimentation. Les condensateurs de découplage «puisent» dans ces traces. J'ai remarqué que dans cette approche, il n'y avait pas de plan de sol - juste des traces épaisses de V _cc et GND partant d'un seul point. Un peu comme mon approche V _cc décrite dans le paragraphe précédent, mais également adoptée pour GND.

Quelle approche serait la meilleure?

Figure 2

figure 3

Voici quelques photos supplémentaires des condensateurs de découplage. Je pense que parmi ceux-ci, le meilleur est celui où le condensateur est au niveau supérieur - êtes-vous d'accord?

J'aurai évidemment besoin d'un via pour la broche GND si je veux qu'il se connecte au plan de masse. En ce qui concerne la valeur, 0,001 uF à 0,1 uF a été spécifié dans la documentation d'Altera et je me suis donc fixé à 0,01 uF. Malheureusement, même si j'ai noté mentalement que j'aurais besoin d'un autre condensateur à moins de 3 cm, je n'ai pas pensé à l'implémenter sur le schéma. Sur la base des suggestions ici, j'ajouterai également 1 condensateur uF en parallèle à chaque paire Vdd / GND.

Concernant la puissance - je vais utiliser 100 éléments logiques pour un registre à décalage de 100 bits. La fréquence de fonctionnement dépend largement de l'interface SPI du MCU que je vais utiliser pour lire le registre à décalage. J'utiliserai la fréquence la plus lente que l'AVR Mega 128L autorise pour SPI (c'est-à-dire 62,5 kHz). Le microcontrôleur sera à 8 MHz en utilisant son oscillateur interne.

En lisant les réponses ci-dessous, je suis maintenant très préoccupé par mon plan au sol. Si je comprends la réponse d'Olin, je ne devrais pas connecter la broche GND de chaque condensateur au plan de masse. Au lieu de cela, je devrais connecter les broches GND au réseau GND principal sur la couche supérieure, puis connecter ce réseau GND au retour principal. Ai-je raison ici?

Si tel est le cas, dois-je avoir un avion au sol? Les seules autres puces sur la carte sont un MCU et un autre CLPD (même appareil, cependant). En dehors de cela, ce n'est qu'un tas d'en-têtes, de connecteurs et d'éléments passifs.

Voici le CPLD avec 1 condensateurs uF et un réseau en étoile pour V _cc . Cela ressemble-t-il à un meilleur design?

Mon inquiétude est maintenant que le point (ou la zone) de l'étoile interfère avec le plan du sol, car ils sont sur la même couche. Notez également que je connecte V _cc à la broche V _cc des plus grands condensateurs . Est-ce bon ou dois-je connecter V _cc à chaque condensateur individuellement?

Oh et s'il vous plaît, ne vous occupez pas de l'étiquetage illogique des condensateurs. Je vais le réparer maintenant.

$V_{DD}/V_{SS}$
$\mu$

modifier
Votre troisième capture d'écran est certainement la meilleure, en termes de découplage. (Je laisserais même les traces descendre directement.) Je ne vois aucun problème avec le plan du sol, ni avec les vias qui s'y connectent. Ne placez pas le via entre le capuchon et les broches CPLD. Les bouchons de distance-CPLD doivent être très courts, si possible encore plus courts! :-)

edit 2
Je n'ai pas fait attention au package en premier, mais votre quatrième capture d'écran le montre clairement: les packages de vos casquettes sont énormes . Je vois que Mark a également fait une note à ce sujet, et je suis d'accord avec lui: passez à une taille plus petite. Le 0402 est assez standard ces jours-ci, et votre atelier d'assemblage de circuits imprimés peut également faire des 0201. ( AVX a 10nF X7R dans le boîtier 0201.) Un boîtier plus petit vous permettra de placer le condensateur plus près du circuit intégré, tout en laissant de la place aux traces voisines.

Pour en savoir plus
Choix des condensateurs MLC pour les applications de dérivation / découplage . Document AVX
Utilisation de condensateurs de découplage . Document de cyprès

Je conviens qu'en général, ce n'est pas un gros problème si des bouchons de contournement sont placés de l'autre côté de la carte par rapport à la puce qu'ils contournent. Avec les boîtiers BGA, c'est le seul moyen de contourner certaines paires alimentation / masse. Le but est de minimiser la boucle du bouchon de dérivation. Si la meilleure façon d'y parvenir est de placer le capuchon de dérivation sous la puce, c'est OK.

Cependant, dans votre cas, cela n'a aucun sens. Vous n'avez rien sur la couche supérieure où le capuchon serait, alors connectez-le directement aux broches et ajoutez-en un via la couche au sol.

Il y a une autre raison pour laquelle je n'aime pas votre mise en page indépendante du contournement. Vous exécutez la connexion entre la broche de mise à la terre de la puce et le côté terre du capuchon de dérivation sur le plan de masse principal. Vous avez maintenant une antenne patch à alimentation centrale au lieu d'un plan de masse. Essayez de garder les courants de boucle haute fréquence hors du plan de masse. Assurez-vous que la boucle entre la puce et le capuchon de dérivation est aussi courte que possible, puis connectez la partie de masse de cette boucle au réseau de masse principal en un seul endroit. Il en va de même pour la partie puissance de la boucle. Cela maintient les courants à haute fréquence contenus tout en fournissant de bonnes connexions de masse et d'alimentation. Cela n'a pas d'importance à contourner, mais c'est important en ce qui concerne les émissions RF.

Le but (comme vous le savez) est de fournir une impédance aussi faible que possible entre la puissance et la masse, il est donc important de garder les traces (de la broche au condensateur) aussi courtes que possible. Une carte à 4 couches ou plus est beaucoup plus facile à atteindre avec de bonnes performances à haute fréquence, mais avec soin, cela peut être fait sur une carte à 2 couches.

J'ai fait pas mal de cartes de test FPGA à 2 couches et j'utilise la méthode mentionnée par Steven avec capuchon et traces sur la même couche - généralement j'utiliserais un 100nF et 10nF côte à côte sur chaque jeu de broches d'alimentation (le 10nF le plus proche aux broches) avec un couple de 1uF et 10uF plus loin.

Si vous utilisez des vias dans la conception ci-dessus, alors idéalement, la première chose que les traces rencontrent est le condensateur, pas les vias (c.-à-d. Comme mentionné ci-dessus, mais avec des vias) Donc dans votre conception ci-dessus, si vous avez les plots de condensateur entre les broches et vias, et juste à côté des vias (c.-à-d. aucune trace, comme via l'extension du pad), vous créez une boucle aussi petite que possible. Si vous avez le capuchon sur la face inférieure (très courant de les avoir "en dessous" du circuit intégré avec des traversées vers le sol / le plan d'alimentation), gardez simplement un chemin très court vers le via depuis la broche, puis le capuchon juste à côté du via de l'autre côté.

Il est important de maintenir l'impédance sur une large bande passante. Les condensateurs de valeurs différentes ont des SRF (fréquences de résonance propres) différentes, généralement plus le cap est grand, plus le SRF est faible. Ainsi, placer par exemple 2 x 1uF, 4 x 100nF, 8 x 10nF sur vos rails CPLD / FPGA aidera à fournir cela. Si vous regardez les notes de l'application du fournisseur ou un schéma de la carte de développement, vous devriez voir un système de découplage assez similaire à celui décrit ci-dessus.

Voici un exemple d'impédance du condensateur sur la fréquence (à partir d'un document TI ):

Le capuchon en haut ou en bas ne fait aucune différence si vous devez utiliser un via dans les deux sens.

Dans ce cas, le capuchon en bas est bon car vous obtenez une connexion à la terre directe et l'utilisation d'un via ou équivalent est inévitable.

MAIS vous dites que vous comprenez que l'objectif est de minimiser la boucle entre la puce et le capuchon - et ensuite vous en faites une inutile. Ce n'est pas très grand mais c'est beaucoup plus grand que nécessaire. Vous courez du capuchon, sous les tampons IC vers le via, puis de nouveau vers les tampons IC. Vous pouvez soit placer le via à l'extérieur du CI à côté du capuchon afin que vous ayez une boucle nulle entre le capuchon et le CI ou, mieux encore, placer le capuchon SOUS le CI soit juste en dessous des vias comme indiqué ici ou, électriquement le meilleur de tous, n = déplacez légèrement les vias vers le bas et placez le capuchon juste contre les vias où les pistes du circuit intégré rencontrent les vias pour une boucle minimale possible.

Est-ce que ça importe? - très probablement pas. Mais si vous pouvez placer le capuchon contre les broches du CI à peu près à zéro, c'est bien de le faire.

Il existe un problème potentiellement plus grave:

Vous posez des questions sur la distribution VCC / Gnd en utilisant une piste / piste ou un plan de piste.
Ces pistes / plan de masse sont potentiellement meilleures car elles peuvent aider à minimiser l'impédance de terre MAIS les "fentes" que les pistes du bas coupent à travers le "paysage" du plan de sol peuvent causer beaucoup de problèmes. Comme indiqué ici, vous avez une jolie petite antenne rayonnante dans une fente de la couche inférieure. il va de IC + via la main gauche via puis dans la fente jusqu'au cap + ve. C'est probablement une boucle de couplage utile à quelques centaines de MHz.

Ailleurs, vous pouvez prendre + ve sur une piste supérieure à travers une fente du plan de masse, puis vous connecter à un point distant (disons un IC + ve) et connecter la broche de terre du CI au plan de masse au niveau du CI. Le courant circulera ensuite via la piste supérieure, au-dessus de la fente, dans IC, en dehors de la broche IC gnd, dans le plan de masse, via gp vers l'alimentation mais rencontrant la fente sur le chemin. Pour contourner la fente, il se déplacera latéralement vers un chemin d'impédance convenablement faible autour de la fente, puis reviendra sous la piste supérieure et sur son chemin. Le flux de courant au sol le long des côtés et autour de la fente fait un très bon émetteur UHF. Et peut également agir en tant que récepteur.

Certaines personnes doivent les concevoir - vous pouvez les avoir gratuitement :-(.

Note d'application Freescale - Antennes compactes intégrées :

Dans le pire des cas, vous pourriez être mieux avec deux pistes supérieures pour le sol et V + si vous pouvez équilibrer le chemin vers chacune et minimiser la séparation entre les pistes à tous les points. La distribution des étoiles est meilleure si possible. Lorsque vous ne pouvez pas éviter d'avoir plusieurs flux sur une piste d'alimentation, assurez - vous que les signaux placés sur la paire de pistes par des composants à un seul endroit n'affectent pas défavorablement les autres sur la même paire de pistes. nul à tout prix ayant plusieurs chemins d'alimentation basés sur des pistes vers un seul emplacement alimenté Dans le système classique idéal et rarement entièrement réalisable, toutes les alimentations sont en étoile et se rejoignent uniquement au niveau de l'alimentation.

Si vous placez les capuchons sur le fond, la planche aura besoin d'un passage supplémentaire à travers le four à cueillir et le four de refusion. Cela ajoutera du coût à la planche finie.

Un peu hors sujet, mais comme vos besoins en fréquence sont (très) modestes, vous avez la possibilité de réduire la force d'entraînement ou le taux de balayage sur votre CPLD (si pris en charge). Plus la transition logique est abrupte, plus les composants haute fréquence sont contenus. Une vitesse de balayage plus lente réduira les transitoires de commutation et réduira les demandes sur votre réseau de découplage.