La SRAM attend le prochain cycle d'horloge, ce qui ralentit sa vitesse. Je suppose que cela ne fonctionnera pas
Fahad Uddin
@Fahad - Euh, cela ne signifie-t-il pas que c'est plus rapide que les processeurs?
RCIX
@RCIX: D'après ce que je sais, la DRAM répond aussi rapidement que possible au changement d'entrée de contrôle, tandis que SRAM attend le prochain cycle d'horloge pour répondre. Cela ne signifie-t-il pas que la DRAM répond plus rapidement?
Fahad Uddin
@fahad: "aussi vite que possible" peut signifier plusieurs cycles (et c'est généralement le cas).
Ignacio Vazquez-Abrams
@ Ignacio: Plusieurs cycles?
Fahad Uddin
2
Les caches à plusieurs niveaux fonctionnent généralement en vérifiant d'abord le plus petit cache de niveau 1 (N1); si cela se produit, le processeur passe à grande vitesse. Si le cache le plus petit manque, le cache le plus volumineux suivant (L2) est vérifié, et ainsi de suite, avant que la mémoire externe ne soit vérifiée.
Par conséquent, je vous recommanderais un processeur avec un cache volumineux L1 & L2.
En fait, vous n'utiliseriez pas de cache ou de SRAM. Vous limiteriez votre machine à l’utilisation de registres uniquement, qui sont littéralement sur le processeur lui-même. C'est la base de l'informatique RISC par rapport à l'informatique CISC.
Réponses:
Vous devrez utiliser la mémoire SRAM , dont la vitesse d'accès atteint les nanosecondes à un chiffre.
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Par conséquent, je vous recommanderais un processeur avec un cache volumineux L1 & L2.
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En fait, vous n'utiliseriez pas de cache ou de SRAM. Vous limiteriez votre machine à l’utilisation de registres uniquement, qui sont littéralement sur le processeur lui-même. C'est la base de l'informatique RISC par rapport à l'informatique CISC.
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