Commandes bash multilignes dans makefile

J'ai un moyen très confortable de compiler mon projet via quelques lignes de commandes bash. Mais maintenant, je dois le compiler via makefile. Étant donné que chaque commande est exécutée dans son propre shell, ma question est de savoir quel est le meilleur moyen d'exécuter une commande bash multiligne, dépendante les unes des autres, dans makefile? Par exemple, comme ceci:

for i in `find`
do
    all="$all $i"
done
gcc $all

Aussi, quelqu'un peut-il expliquer pourquoi même la commande sur une seule ligne bash -c 'a=3; echo $a > file'fonctionne correctement dans le terminal, mais crée un fichier vide dans le cas du makefile?

Vous pouvez utiliser une barre oblique inverse pour la continuation de ligne. Cependant, notez que le shell reçoit toute la commande concaténée en une seule ligne, vous devez donc également terminer certaines lignes par un point-virgule:

foo:
    for i in `find`;     \
    do                   \
        all="$$all $$i"; \
    done;                \
    gcc $$all

Mais si vous voulez juste prendre toute la liste retournée par l' findinvocation et la transmettre à gcc, vous n'avez pas nécessairement besoin d'une commande multiligne:

foo:
    gcc `find`

Ou, en utilisant une $(command)approche plus conventionnelle du shell (remarquez cependant l' $échappement):

foo:
    gcc $$(find)

Comme indiqué dans la question, chaque sous-commande est exécutée dans son propre shell . Cela rend l'écriture de scripts shell non triviaux un peu compliquée - mais c'est possible! La solution est de consolider votre script dans ce que make considérera comme une seule sous-commande (une seule ligne).

Conseils pour écrire des scripts shell dans des makefiles:

1. Échapper à l'utilisation du script de $en le remplaçant par$$
2. Convertissez le script pour qu'il fonctionne sur une seule ligne en l'insérant ;entre les commandes
3. Si vous souhaitez écrire le script sur plusieurs lignes, échappez en fin de ligne avec \
4. Commencez éventuellement par set -epour correspondre à la disposition de make pour abandonner en cas d'échec de la sous-commande
5. C'est totalement facultatif, mais vous pouvez mettre le script entre parenthèses avec ()ou {}pour souligner la cohésion d'une séquence de plusieurs lignes - que ce n'est pas une séquence de commandes makefile typique

Voici un exemple inspiré de l'OP:

mytarget:
    { \
    set -e ;\
    msg="header:" ;\
    for i in $$(seq 1 3) ; do msg="$$msg pre_$${i}_post" ; done ;\
    msg="$$msg :footer" ;\
    echo msg=$$msg ;\
    }

Quel est le problème avec le simple appel des commandes?

foo:
       echo line1
       echo line2
       ....

Et pour votre deuxième question, vous devez échapper au $en utilisant à la $$place, ie bash -c '... echo $$a ...'.

EDIT: Votre exemple pourrait être réécrit en un script sur une seule ligne comme ceci:

gcc $(for i in `find`; do echo $i; done)

Bien sûr, la bonne façon d'écrire un Makefile est de documenter quelles cibles dépendent de quelles sources. Dans le cas trivial, la solution proposée fera foodépendre d'elle-même, mais bien sûr, elle makeest suffisamment intelligente pour supprimer une dépendance circulaire. Mais si vous ajoutez un fichier temporaire à votre répertoire, il fera "comme par magie" partie de la chaîne de dépendances. Mieux vaut créer une fois pour toutes une liste explicite de dépendances, peut-être via un script.

GNU make sait comment exécuter gccpour produire un exécutable à partir d'un ensemble de.c.h fichiers et , donc peut-être que tout ce dont vous avez vraiment besoin se résume à

foo: $(wildcard *.h) $(wildcard *.c)

La directive ONESHELL permet d'écrire plusieurs recettes de ligne à exécuter dans le même appel de shell.

SOURCE_FILES = $(shell find . -name '*.c')

.ONESHELL:
foo: ${SOURCE_FILES}
    for F in $^; do
        gcc -c $$F
    done

Il y a cependant un inconvénient: les préfixes spéciaux («@», «-» et «+») sont interprétés différemment.

https://www.gnu.org/software/make/manual/html_node/One-Shell.html