Dans la spécification RS-232, les bits d'arrêt peuvent être 1, 1,5 ou 2 bits d'arrêt ... Je me demande comment il est possible d'avoir un demi-bit?
De plus, certains calculs ADC utilisent une précision de 0,5 bit dans les spécifications / fiches techniques du CI. Quelqu'un peut-il élaborer sur ce sujet?
Je me demande comment il est possible d'en avoir un demi-morceau?
Dans les communications série asynchrones basées sur UART (dont RS232 est un exemple), un octet série de données est "enfermé" dans un bit de démarrage et un ou des bits d'arrêt. Après le bit d'arrêt, il y a un espace avant l'octet de données suivant et cet espace peut être considéré comme étendant le ou les bits d'arrêt: -
De nombreuses transmissions de données en série utilisent un bit d'arrêt car le récepteur est capable de traiter les octets dans le temps, mais il est parfois utile d'étendre l'écart entre les octets de données en augmentant le nombre de bits d'arrêt. Comme les UART d'envoi et de réception ont une fréquence d'horloge interne beaucoup plus élevée, la fabrication d'une longueur de bit fractionnaire est facile.
Pour un ADC, j'ai joint un dessin: -
La ligne bleue représente une tension d'entrée analogique qui monte linéairement et l'escalier est le numéro numérique de l'ADC essayant de représenter cette tension analogique. Au milieu, j'ai montré en rouge quelle sera l'erreur maximale théorique - pas étonnant qu'elle soit équivalente à 0,5 bit.
Dans les deux cas que vous mentionnez, une quantité analogique est impliquée quelque part.
Dans le cas RS-232, le nombre de «bits d'arrêt» fait référence à un durée , donc 1,5 bits d'arrêt signifie simplement 1,5 fois la durée d'un bit au débit donné.
Dans le cas ADC, une précision de 0,5 bit fait référence à la quantité analogique en cours de conversion, donc 0,5 bit signifie essentiellement que le résultat numérique est garanti pour représenter la quantité analogique arrondie correctement à la représentation numérique la plus proche possible.
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