Une variable dans la RAM du microcontrôleur change 50 fois / seconde. Cela dégrade-t-il à long terme l'emplacement mémoire du MCU? Si tel est le cas, pendant combien de temps l'emplacement mémoire est-il censé être actif?
microcontroller
John
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Réponses:
SRAM , DRAM a une endurance infinie.
FLASH , FRAM et EEPROM ont une endurance limitée.
SRAM est fabriqué avec des transistors ou des mosfets. C'est un composant actif qui perd son état lorsque l'alimentation est coupée.
La DRAM utilise de minuscules condensateurs pour stocker temporairement les données, celles-ci sont actualisées en continu par le contrôleur de mémoire car ces condensateurs fuient. La DRAM et la SRAM fonctionneront jusqu'à ce que la dégradation du matériau rende la pièce inutilisable. (décennies)
FLASH et EEPROM fonctionnent de manière similaire, en utilisant des effets capacitifs sur les portes des fets, et ceux-ci ont une endurance limitée. "L'usure du flash" est causée par l'effacement dû à l'accumulation lente de charge autour des cellules du flash pendant l'effacement. Lorsque le flash est effacé, il est effacé sur une logique 1 par une tension "haute".
FRAM fonctionne magnétiquement, il a également une endurance limitée. Mais les cycles d'écriture sont dans les milliers de milliards, presque infinis.
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L' espérance de vie RAM n'existe pas . Vous pouvez avoir cette mauvaise impression car il existe un nombre limité de cycles d'effacement que vous pouvez appliquer aux cellules EPROM et EEPROM (flash).
Pour les cellules EPROM / EEPROM, la raison pour laquelle vous ne pouvez pas les effacer de manière illimitée est qu'elles produisent des fuites à chaque cycle d'effacement. C'est comme un seau que vous manipulez pas trop soigneusement. Mais il est crucial pour la fonction que les fuites ne soient pas trop importantes, donc les informations sont conservées à l'état non alimenté.
Pour la RAM, ce problème ne s'applique pas:
La DRAM est si fuyante de par sa conception qu'elle perd des informations en quelques ms, de sorte que le contrôleur RAM doit les lire et les recharger au besoin. Naturellement, cela ne fonctionne que lorsque la RAM est alimentée.
La SRAM est également étanche, mais au lieu d'un contrôleur RAM, chaque cellule a un circuit de rétroaction positive qui maintient l'un des deux seaux rempli et l'autre vidé. Naturellement, cela ne fonctionne que lorsque la RAM est alimentée.
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J'ai trouvé un document sur les taux d'erreurs logicielles, qui mentionne également un taux d'erreur dur pour SRAM. La SRAM est généralement utilisée dans les microcontrôleurs, elle devrait donc être applicable.
Le paragraphe se lit comme suit:
Donc 5 à 20 FIT. Si le FIT ne signifie rien pour vous: le taux de défaillances dans le temps (FIT) d'un appareil est le nombre de défaillances qui peuvent être attendues dans un milliard (10 ^ 9) d'heures de fonctionnement de l'appareil.
Ainsi, le temps moyen entre les pannes (MTBF) serait de 10 ^ 9 heures divisé par 20, et c'est à peu près 5700 ans.
Et généralement, ces chiffres FIT sont plutôt pessimistes.
Vous ne verrez probablement pas un échec SRAM qui ne voit pas de stress anormal. Vous remarquerez peut-être que dans le modèle d'échec décrit, il n'y a aucun lien avec l'utilisation de la cellule. Comme les autres l'ont dit, une SRAM correctement conçue ne se dégradera pas lors de l'utilisation.
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