Quelle méthode proposez-vous pour prototyper des circuits asynchrones?

J'ai été surpris et dans une certaine mesure choqué de constater qu'il n'y a pas d'outil bien établi pour concevoir et prototyper des circuits asynchrones.

Je continue à chercher en utilisant Google et d'autres moyens pour trouver une bonne méthode pour concevoir des circuits asynchrones VLSI, mais jusqu'à présent, les recherches n'ont pas réussi à produire une réponse.

Il existe des outils abandonnés comme Balsa, etc. pour automatiser les conceptions VLSI, mais ils sont totalement non documentés et difficiles à utiliser. Ce que je recherche, c'est quelque chose comme des FPGA que nous avons dans le monde synchrone.

Quoi qu'il en soit, j'apprécie que vous partagiez le nom d'un outil fiable et d'un matériel de prototypage qui allègent le fardeau de la conception de circuits asynchrones.

La logique NCL Theseus a été mentionnée, il y avait aussi des systèmes de prise de contact (spin off Philips) ainsi que Fulcrum Microsystems et Caltech. Il y avait également un processeur ARM asynchrone appelé Amulet. Et SUN Microsystems avait également une équipe de conception de processeur pour un SPARC sans horloge.

J'appellerais ces conceptions sans horloge pour éviter la confusion entre la conception logique comme les compteurs d'ondulation et ces types de circuits. Mais en général, l'un ou l'autre terme est utilisé.

DC (Design Compiler) de Synopsys ainsi que Merlin des systèmes FTL étaient également disponibles.

Cependant, si vous disposez d'une bibliothèque de cellules centrales correctement conçue, cette abstraction / description de niveau supérieur peut devenir triviale. Le problème principal est que si vous avez conçu un système qui permet à chaque cellule de se propager vers l'avant un signal qui dit "bon résultat" ainsi que de se propager en arrière "système disponible", les horloges du système et en tant que telles peuvent être simplement conçues de manière très similaire à logiciel sans se soucier des conditions de course ou du calendrier d'ailleurs.

Ainsi, les outils utilisés seraient aussi simples que SPICE pour la conception au niveau de la cellule (niveau du transistor) et C pour la compilation en un ensemble de primitives à placer. Pour la vie de moi, je ne trouve pas l'outil basé sur C (open source) qui a été utilisé.

Regardez des gens comme Wesley Clark (il est décédé récemment) ainsi qu'Ivan Sutherland et Karl Fant (mentionnés ailleurs aussi).

Si un registre est cadencé avec une horloge système, il serait considéré comme synchrone. Si ce même registre était cadencé directement à partir d'une porte, d'un circuit logique ou généralement de quoi que ce soit d'autre qu'une horloge système, il serait asynchrone. Les registres d'Altera peuvent être synchronisés à partir de plusieurs horloges système ou par logique. Vous pouvez construire tout type de circuit de porte que vous désirez. . . D'après mon expérience avec la plupart des types d'ASIC ou de FPGA, chaque fois qu'il est compilé, quelque chose est routé différemment. Ainsi, les retards de propagation changent toujours.

Un FPGA est le bon matériel. Mais vous ne pourrez pas utiliser le logiciel de synthèse synchrone, car il fait les mauvaises transformations.

Par exemple, un FPGA est parfaitement capable de former un oscillateur construit avec une chaîne inverseuse. Mais si vous définissez cette chaîne d'onduleurs, par exemple en VHDL, et utilisez l'un des compilateurs standard, "NOT-gate pushback" éliminera les onduleurs par paire et vous laissera avec un seul, et l'appareil n'oscillera pas.

Vous devrez peut-être écrire certains de vos propres logiciels de synthèse, ce qui sera possible si vous obtenez suffisamment d'informations sur le flux binaire. J'examinerais d'autres efforts de recherche qui opèrent sur le flux binaire plutôt que la description du comportement - des choses comme la détection de pépins et les analyses de fiabilité dépendent fortement du mappage choisi par le synthétiseur. Certains travaux dans le domaine de la logique à tolérance de pannes redondante ont déjà mis au point certaines techniques de mappage personnalisées, car l'élimination des termes de produit courants est l'une des transformations standard effectuées par un synthétiseur traditionnel et détruit absolument une conception redondante.

Lorsque vous contrôlez l'utilisation des primitives d'éléments logiques FPGA telles que les tables de recherche et l'interconnexion locale et globale, vous pourrez utiliser les retards inhérents pour réaliser votre conception asynchrone. Votre problème d'optimisation est beaucoup plus difficile que de correspondre à l'objectif de respecter les temps de configuration et de mise en attente, mais c'est ce qui fait sa recherche.

Selon la complexité de votre circuit. Si votre conception est principalement numérique, vous pourriez envisager d'utiliser le système Quartus d'Altera. Saisissez votre conception avec des outils graphiques et / ou VHDL à l'aide de registres synchronisés de manière asynchrone ou utilisez uniquement des portes logiques. Ajoutez des tampons factices, des portes, des broches de signal, etc. selon les besoins pour retarder les trajets du signal pour qu'ils correspondent à vos besoins. (en supposant que votre conception soit plus lente que leurs délais de porte CPLD les plus rapides <5 ns)

Après de nombreuses années de conception avec leurs puces, je n'ai jamais trouvé de résultat de simulateur errant. Des conceptions plus petites peuvent être réalisées avec leurs outils gratuits.