Il y a quelques questions qui mentionnent la différence entre les processus CMOS standard et la fabrication de DRAM:
Pourquoi les microcontrôleurs ont-ils si peu de RAM?
Comment intègrent-ils la logique dans un processus DRAM lors de la fabrication de SDRAM?
Quelles sont ces différences exactement, ou est-ce entièrement un secret commercial? Je voudrais une réponse détaillée pour quelqu'un avec une compréhension générale de haut niveau du processus lithographique.
Voici un article (légèrement daté) qui discute des différences: http://www.ece.neu.edu/faculty/ybk/publication/ASSESSING_MERDRAM_ELSEVIER.pdf
Fondamentalement, cela se résume à quelques différences importantes.
Courant de fuite. Les transistors de passage pour les cellules DRAM doivent avoir une fuite extrêmement faible, sinon le courant de fuite affectera le bit stocké dans la cellule si rapidement que les données seront perdues entre les cycles de rafraîchissement. Une technique utilisée est la polarisation du substrat - la «masse» de la tranche est maintenue à une tension non nulle pour modifier les performances du transistor. Pour la logique, vous voulez que le substrat soit à 0 V pour les meilleures performances (vitesse la plus élevée). Le document indique que la construction d'une DRAM sur un processus logique de 0,5 um entraînerait un cycle de rafraîchissement 20 fois plus souvent que ce qui serait nécessaire pour un processus DRAM. Le taux de rafraîchissement plus élevé entraînera une consommation d'énergie accrue et peut entraîner des retards avec l'accès à la mémoire.
Tensions de seuil. Des tensions de seuil élevées sont nécessaires pour abaisser le courant de fuite. Cependant, les transistors à tension de seuil élevée sont plus lents à commuter car la tension d'entrée doit augmenter plus haut avant que le transistor ne commute, ce qui nécessite plus de temps. La tension de seuil peut être ajustée en appliquant une polarisation du substrat ou en augmentant la concentration de dopant. Le document indique que les tensions de seuil de processus DRAM sont environ 40% plus élevées que les tensions de seuil de processus logique. Il est possible de doper différents transistors en différentes quantités, mais cela augmente la complexité du processus.
Interconnexions sur puce. Les conceptions DRAM sont très régulières et impliquent beaucoup de fils parallèles avec relativement peu de croisement. Les conceptions logiques nécessitent beaucoup plus de complexité. Par conséquent, les processus DRAM ne prennent pas en charge autant de couches métalliques que les processus logiques. La surface d'une DRAM est également très bosselée en raison de la construction des cellules DRAM, ce qui limite le nombre de couches métalliques pouvant être utilisées. Les conceptions logiques sont beaucoup plus plates et des techniques de planarisation sont utilisées (polissage très fin) pour aplatir (planariser) chaque couche avant que la couche suivante ne soit construite sur le dessus. Les processus DRAM prennent généralement en charge environ 4 couches métalliques tandis que les processus logiques prennent en charge plus de 7 ou 8. L'état actuel de la logique est de 13 à 14 couches métalliques.
Autres issues. La fuite des cellules DRAM doit être maintenue très faible pour maintenir la charge dans les condensateurs des cellules. Les condensateurs doivent également être très efficaces en surface, ce qui n'est pas facile à faire avec des condensateurs sur silicium. Les processus DRAM utilisent un processus plutôt spécialisé pour construire les condensateurs qui ne sont pas disponibles sur les processus logiques réguliers.
TL; DR: les processus DRAM produisent une logique lente, les processus logiques produisent une DRAM qui fuit. Les principales différences de processus sont le nombre de couches métalliques, le dopage des transistors, la construction des condensateurs et la polarisation du substrat.